专利名称
主分类
A 农业
B 作业;运输
C 化学;冶金
D 纺织;造纸
E 固定建筑物
F 机械工程、照明、加热
G 物理
H 电学
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公布日期
2023-10-24 公布专利
2023-10-20 公布专利
2023-10-17 公布专利
2023-10-13 公布专利
2023-10-10 公布专利
2023-10-03 公布专利
2023-09-29 公布专利
2023-09-26 公布专利
2023-09-22 公布专利
2023-09-19 公布专利
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专利权人
国家电网公司
华为技术有限公司
浙江大学
中兴通讯股份有限公司
三星电子株式会社
中国石油化工股份有限公司
清华大学
鸿海精密工业股份有限公司
松下电器产业株式会社
上海交通大学
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  • [发明专利]光传感器设备及其制备方法-CN202080095152.8在审
  • 勝野元成;工藤義治 - 华为技术有限公司
  • 2020-02-07 - 2022-09-09 - H01L27/146
  • 所述光传感器设备包括:基板(1‑13);形成于所述基板(1‑13)上的,所述包括n型(1‑2)和p型(1‑3);由p型(1‑4)组成的导电,所述导电形成于所述的顶部和侧面所述制备光传感器设备的方法包括:提供基板(1‑13);在所述基板(1‑13)上形成,所述包括n型(1‑2)和p型(1‑3);形成由p型(1‑4)组成的导电,所述导电形成于所述的顶部和侧面。
  • 传感器设备及其制备方法
  • [发明专利]一种半导体结构及其制备方法-CN202111448618.0在审
  • 孔真真;王桂磊;张毅文;亨利·H·阿达姆松;杜勇;苗渊浩 - 中国科学院微电子研究所
  • 2021-11-30 - 2023-06-02 - H01L29/165
  • 本发明提供了一种半导体结构及其制备方法,该半导体结构包括基底,基底上方形成有虚拟衬底层,虚拟衬底层上方形成有逆渐变缓冲逆渐变缓冲上方形成有第一限制,第一限制上形成有量子阱量子阱上形成有第二限制,在第二限制上形成有。通过依次形成虚拟衬底层和逆渐变缓冲,然后在逆渐变缓冲上依次形成第一限制量子阱和第二限制,通过调节逆渐变缓冲的过度程度,可调控量子阱的应变大小,形成可限制载流子的包含高迁移率二维空穴气的异质结结构,改善核自旋干扰现象,便于与大规模基CMOS相兼容,降低制备成本。
  • 一种半导体结构及其制备方法
  • [发明专利]FDSOI的顶层的制作方法-CN202010458335.3在审
  • 陈勇跃 - 上海华力集成电路制造有限公司
  • 2020-05-27 - 2020-08-25 - H01L21/762
  • 本发明公开了一种FDSOI的顶层的制作方法,包括步骤:步骤一、提供SOI基片,SOI基片包括底部体、绝缘介质埋层和顶部;步骤二、在顶部表面外延生长第一外延,顶层和第一外延层叠加成顶层;步骤三、对顶层进行浓度提升,通过循环进行如下分步骤实现:步骤31、进行热氧化在顶层表面形成顶部氧化并在顶部氧化和底部的顶层的界面处形成凝聚;步骤32、进行热退火将界面处凝聚的扩散到整个顶层;步骤33、去除顶部氧化。本发明能提升顶层浓度,能很好的控制顶层的厚度以及能很好的提升顶层的工艺质量。
  • fdsoi顶层锗硅层制作方法
  • [发明专利]半导体器件及其制作方法、集成电路及电子设备-CN202010244614.X在审
  • 李永亮;刘昊炎;程晓红;李俊杰;王文武 - 中国科学院微电子研究所
  • 2020-03-31 - 2020-07-24 - H01L29/78
  • 本发明公开了一种半导体器件及其制作方法、集成电路及电子设备,涉及半导体技术领域,以解决在选用对高含量的进行释放时,如采用纯作为晶格匹配,会存在腐蚀晶格匹配的情况,如不采用纯晶格匹配,直接在Si衬底上制备沟道,会导致缺陷的产生的技术问题。半导体器件,在衬底和沟道之间增加了匹配,匹配包括晶格匹配晶格匹配沟道形成在晶格匹配上,晶格匹配沟道的材质元素相同,晶格匹配度高,容易获得高质量的沟道;同时,在对沟道进行释放时,由于对晶格匹配选择比高,不会出现晶格匹配晶格匹配或衬底过度腐蚀的问题。
  • 半导体器件及其制作方法集成电路电子设备
  • [发明专利]一种FDSOI的的制作方法-CN202111053103.0在审
  • 陈勇跃;洪佳琪;颜强;谭俊;周海锋;成鑫华;方精训 - 上海华力集成电路制造有限公司
  • 2021-09-08 - 2022-01-14 - H01L21/762
  • 本发明提供一种FDSOI的的制作方法,方法包括:提供SOI基片;在SOI基片的顶层上外延形成;形成覆盖盖帽;在盖帽上沉积含有氧自由基的氧化物,以形成氧化物材料;在表面热氧化形成氧化的厚度同时被减小,利用氧化物材料中氧自由基的催化氧化作用使盖帽氧化,且在氧化的界面处形成凝聚;进行热退火将氧化界面处凝聚的扩散到整个;刻蚀去除氧化物材料和氧化本发明不仅实现了浓度的提升,还降低高浓度制备所需的时间和热预算,同时还保证的工艺质量,使得能很好的适用于半导体器件的制作,使半导体器件的性能得到改善。
  • 一种fdsoi锗硅层制作方法
  • [发明专利]图形衬底-薄膜复合结构及其制备方法和应用-CN202011276489.7有效
  • 张建军;张结印 - 中国科学院物理研究所
  • 2020-11-16 - 2022-03-18 - H01L29/30
  • 本发明提供一种图形衬底‑薄膜复合结构,其包括具有图形结构的衬底、位于所述衬底上的缓冲、位于所述缓冲上的/超晶格,以及位于所述/超晶格上的薄膜,其中所述/超晶格包括交替生长的本发明还提供一种本发明的图形衬底‑薄膜复合结构的制备方法。本发明还提供一种本发明的图形衬底‑薄膜复合结构在应变器件中的应用。本发明提供的图形衬底‑薄膜复合结构,其穿透位错密度低且表面粗糙度低。基于所述薄膜生长的应变器件,可有效减少缺陷对载流子的散射,从而提高载流子迁移率。
  • 图形衬底薄膜复合结构及其制备方法应用
  • [发明专利]一种半导体器件及其制造方法-CN201210397928.9在审
  • 刘佳磊;焦明洁 - 中芯国际集成电路制造(上海)有限公司
  • 2012-10-18 - 2014-05-07 - H01L21/336
  • 本发明实施例提供的半导体器件的制造方法,将的形成工艺分成两次来实现,即先形成第一,然后在第一中形成第二,克服了通过一次沉积工艺形成造成的堆叠不理想问题,使更接近PMOS的沟道区域,保证了的压应力增强效果,提高了PMOS的性能,进而提高了整个半导体器件的性能。本发明实施例提供的半导体器件,包括位于外侧的第一和位于第一内部的第二两部分,克服了现有技术中堆叠不理想的问题,使更接近PMOS的沟道区域,保证了的压应力增强效果,
  • 一种半导体器件及其制造方法
  • [发明专利]FD-SOI衬底结构、器件结构的制备方法-CN202010404717.8在审
  • 徐大朋;薛忠营;罗杰馨;柴展 - 上海功成半导体科技有限公司
  • 2020-05-14 - 2021-12-03 - H01L21/762
  • 本发明提供一种FD‑SOI衬底结构、器件结构的制备方法,衬底结构的制备方法包括:1)提供FD‑SOI衬底,包括基底、埋氧化及顶;2)于顶上外延生长;3)氧化,将中的推进顶,形成顶;4)去除氧化反应生成的二氧化硅;5)于顶上外延生长氮氧化。本发明的衬底结构采用顶及氮氧化的堆栈结构,顶作为器件的沟道,不需要进行掺杂且厚度较薄,可以大幅降低源漏极之间的泄漏电流,另一方面,顶可大幅提高空穴迁移率,进而提高器件性能。顶上覆盖氮氧化,可以有效防止沟道表面形成溶于水的GeO2或易挥发的GeO,提高器件的稳定性。
  • fdsoi衬底结构器件制备方法
  • [发明专利]源漏结构及其制造方法-CN202011037590.7在审
  • 颜强;黄秋铭;谭俊;周海锋 - 上海华力集成电路制造有限公司
  • 2020-09-28 - 2021-01-08 - H01L29/78
  • 本发明公开了一种源漏结构,包括:形成于半导体基体中的凹陷;在凹陷的内侧表面形成有种子主体形成于种子上并将凹陷完全填充;固化形成在主体表面,主体固化采用不间断的外延生长形成,以实现对主体的形貌固化,从而防止主体顶部表面直接暴露时由高温而产生的形貌变化;在固化的表面形成有盖帽。本发明还公开了一种源漏的制造方法。本发明能使主体的形貌得到很好的控制,能提高器件的性能。
  • 锗硅源漏结构及其制造方法
  • [发明专利]半导体结构的制造方法-CN202210417435.0在审
  • 包家豪;杨智铨;林士豪;林建隆;陈稚轩;王屏薇 - 台湾积体电路制造股份有限公司
  • 2022-04-20 - 2022-08-30 - H01L21/336
  • 本公开提供半导体结构的制造方法,包括提供具第一区域及第二区域的基板、形成自基板的第一区域突出的鳍片,其中鳍片包括第一及设置于第一上的多个与多个第二交替的堆叠,且第一具有第一浓度而多个第二中的每一者具大于第一浓度的第二浓度、掘入鳍片以形成S/D凹槽、掘入S/D凹槽中暴露的第一与多个第二,其中多个第二被掘入的程度多于第一、在S/D凹槽中形成S/D特征、移除被掘入的第一及多个第二以形成多个开口
  • 半导体结构制造方法
  • [发明专利]FDSOI上鳍体的制作方法-CN202010350253.7在审
  • 陈勇跃 - 上海华力集成电路制造有限公司
  • 2020-04-28 - 2020-08-07 - H01L21/336
  • 本发明公开了一种FDSOI上鳍体的制作方法,包括:步骤一、提供SOI基片,SOI基片包括底部体、绝缘介质埋层和顶层;步骤二、在顶层表面外延生长第一外延,顶层和第一外延层叠加成顶层;步骤三、形成对顶层刻蚀后形成的鳍体;步骤四、对鳍体进行浓度提升,通过循环进行如下分步骤实现:步骤41、进行热氧化在所述鳍体表面形成第一氧化并在第一氧化鳍体的界面处形成凝聚;步骤42、进行热退火将凝聚的扩散到整个鳍体;步骤43、刻蚀去除第一氧化。本发明能提升鳍体的浓度,还能同时对鳍体的宽度和高度进行精细调节。
  • fdsoi上锗硅鳍体制作方法
  • [发明专利]一种源/漏结构及其制造方法-CN201010261580.1无效
  • 李凤莲 - 中芯国际集成电路制造(上海)有限公司
  • 2010-08-24 - 2012-03-14 - H01L29/08
  • 本发明提供一种源/漏结构,包括:衬底;位于所述衬底之上的栅极结构;形成于衬底中,位于所述栅极结构两侧的台阶型源/漏区,所述台阶型源/漏区至少包括第一深度和第二深度,所述第一深度的深度大于所述第二深度,所述第二深度紧挨所述第一深度,所述第二深度相较于所述第一深度更加靠近所述栅极结构。本发明的源/漏结构中,通过形成台阶型状的源/漏结构使得晶体管的沟道可承受更大的应压力且不会降低延伸结特性,因此可进一步提高空穴迁移率,提高晶体管的性能。
  • 一种硅锗源结构及其制造方法
  • [发明专利]一种碳量子点增强的光电探测器及其制备方法-CN201611109564.4在审
  • 庄爱芹 - 庄爱芹
  • 2016-12-06 - 2017-05-10 - H01L31/109
  • 本发明涉及一种碳量子点增强的/锡化光电探测器及其制备方法,该/锡化光电探测器自下而上依次有衬底、导电镀膜、锡化及碳量子点,所述的光电探测器还设有第一电极和第二电极,第一电极设置在导电镀膜上,第二电极设置在上。其制备方法如下先在衬底上沉积导电镀膜,再沉积锡化;然后将沉积至锡化上;在上制备碳量子点;最后在及导电镀膜上分别制作电极,获得光电探测器。本发明的碳量子点增强的/锡化光电探测器利用碳量子点引入的掺杂效应来获得具有高转化效率的/锡化光电探测器。
  • 一种量子增强光电探测器及其制备方法

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